Sequencer UVM dalam Mendeteksi Kerusakan Hubung Singkat didalam Rangkaian Terpadu Multivibrator

Penulis

  • Widianto Widianto Teknologi Elektronika, Fakultas Vokasi, Universitas Muhammadiyah Malang, Indonesia
  • Baiq Dewi Eriyani Teknik Elektro, Fakultas Teknik, Universitas Muhammadiyah Malang, Indonesia
  • M. Chasrun H. Teknik Elektro, Fakultas Teknik, Universitas Muhammadiyah Malang, Indonesia

DOI:

https://doi.org/10.54082/jupin.994

Kata Kunci:

Deteksi Kesalahan, Multivibrator, Rangkaian Terpadu, Sequencer, Systemverilog, UVM

Abstrak

Rangkaian terpadu multivibrator dapat diaplikasikan dalam mengatur waktu tunda di rangkaian kontrol. Output yang dihasilkan oleh rangkaian terpadu multivibrator berupa satu pulsa (monostable multivibrator) dan banyak pulsa (astable multivibrator). Lebar pulsa yang dihasilkan oleh rangkaian terpadu multivibrator ditentukan oleh komponen eksternal yaitu R (resistor) dan C (kapasitor) yang dipasang di rangkaian terpadu tersebut. Kerusakan hubung singkat ke suplai tegangan dan ke ground bisa saja terjadi pada input atau output rangkaian penyusun di dalam rangkaian terpadu multivibrator. Input suatu rangkaian penyusun di dalam rangkaian terpadu multivibrator akan tetap bernilai logika 1 (tinggi) jika kerusakan hubung singkat ke suplai tegangan terjadi pada input rangkaian penyusun tersebut. Sedangkan output suatu rangkaian penyusun di dalam multivibrator akan tetap bernilai logika 0 (rendah) tidak mempedulikan apapun logika nilai inputnya jika terjadi kerusakan hubung singkat ke ground pada input rangkaian penyusun tersebut. Oleh sebab itu, hubung singkat ke suplai tegangan dan ke ground yang terjadi di dalam rangkaian terpadu multivibrator harus dideteksi sebelum dikirimkan ke konsumen. Desain UVM testbench yang diajukan untuk memverifikasi rangkaian terpadu multivibrator dari kerusakan hubung singkat yang terjadi di dalamnya. Testbench tersusun dari beberapa komponen, yaitu: sequence, sequencer, interface, driver, monitor, scoreboard, agent, environment, test, dan testbench top. Sedangkan DUT (Design Under Test) merupakan desain yang akan diuji, dalam hal ini adalah rangkaian terpadu multivibrator. Kode UVM testbench dan DUT dalam Bahasa SystemVerilog kemudian disimulasikan menggunakan software Questasim 2021.1. Hasil simulasi menujukkan kesesuaian dengan diagram waktu DUT. Hasil transcript dari Questasim juga memberikan keterangan “UVM_ERROR : 0”.

Referensi

Christian Bakhau, et al. (2020). Logic Application Handbook, Product Feature and Application Insights, Design Engineer Guide. Nexperia. https://www.nexperia.com/dam/jcr:851f7c27-b0e9-4627-84b9-13b132388708/Nexperia_LOGIC_Handbook.pdf

Handique, M., Deka, J. K., & Biswas, S. (2021). Detection of Stuck-at and Bridging Fault in Reversible Circuits using an Augmented Circuit. Proceedings of the Asian Test Symposium, 2021-November. https://doi.org/10.1109/ATS52891.2021.00022

Higami, Y., Yamauchi, T., Inamoto, T., Wang, S., Takahashi, H., & Saluja, K. K. (2022). Machine Learning Based Fault Diagnosis for Stuck-at Faults and Bridging Faults. ITC-CSCC 2022 - 37th International Technical Conference on Circuits/Systems, Computers and Communications. https://doi.org/10.1109/ITC-CSCC55581.2022.9894966

Ishii, T., & Namba, K. (2022). Stuck-at Fault Tolerance in DNN Using Statistical data. Proceedings of IEEE Pacific Rim International Symposium on Dependable Computing, PRDC, 2022-November. https://doi.org/10.1109/PRDC55274.2022.00042

Kamina, Y., Iwai, K., Matsubara, T., & Kurokawa, T. (2020). A Translator from FDL to SystemVerilog for FPGA Implementation of Fuzzy Inference. Proceedings - 2020 8th International Symposium on Computing and Networking Workshops, CANDARW 2020. https://doi.org/10.1109/CANDARW51189.2020.00028

Kung, Y. C., Lee, K. J., & Reddy, S. M. (2020). Generating Single-and Double-Pattern Tests for Multiple CMOS Fault Models in One ATPG Run. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 39(6). https://doi.org/10.1109/TCAD.2019.2921345

Smirnov, K., Nazarov, A., & Blinov, V. (2020). Methods of automated test solutions design for VLSI testing. Proceedings - 2020 International Conference on Industrial Engineering, Applications and Manufacturing, ICIEAM 2020. https://doi.org/10.1109/ICIEAM48468.2020.9111875

Tadros, R. N., Fayyazi, A., Pedram, M., & Beerel, P. A. (2020). SystemVerilog Modeling of SFQ and AQFP Circuits. IEEE Transactions on Applied Superconductivity, 30(2). https://doi.org/10.1109/TASC.2019.2957196

Tebina, N. E. O., Zergainoh, N. E., & Maistri, P. (2022). X-Ray Fault Injection: Reviewing Defensive Approaches from a Security Perspective. Proceedings - IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems, DFT, 2022-October. https://doi.org/10.1109/DFT56152.2022.9962362

Wang, F., & Gupta, S. K. (2020). An Effective and Efficient Automatic Test Pattern Generation (ATPG) Paradigm for Certifying Performance of RSFQ Circuits. IEEE Transactions on Applied Superconductivity, 30(5). https://doi.org/10.1109/TASC.2020.2965933

Wang, P., Gharehbaghi, A. M., & Fujita, M. (2019). Automatic Test Pattern Generation for Double Stuck-at Faults Based on Test Patterns of Single Faults. Proceedings - International Symposium on Quality Electronic Design, ISQED, 2019-March. https://doi.org/10.1109/ISQED.2019.8697831

Wang, P., Gharehbaghi, A. M., & Fujita, M. (2020). An Automatic Test Pattern Generation Method for Multiple Stuck-At Faults by Incrementally Extending the Test Patterns. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 39(10). https://doi.org/10.1109/TCAD.2019.2957364

Widianto dan Robert Lis. (2019). Signature Analyzer of Built-in Self Test for Analyzing Stuck-at-Faults in Combinational Logic ICs. Prosiding Seminar Nasional SENTRA, 14–17. https://www.academia.edu/85873173/Signature_Analyzer_of_Built_in_Self_Test_for_Analyzing_Stuck_at_Faults_in_Combinational_Logic_Ics

Widianto dan Robert Lis. (2020). A Signature Register of A BIST to Detect Stuck-at-Faults in Combinational Logic ICs. Prosiding Seminar Nasional SENTRA, 39–43. https://eprints.umm.ac.id/id/eprint/354

Widianto, M., Chasrun, H., & Lis, R. (2022). Build Testbenches for Verification in Shift Register ICs using SystemVerilog. International Journal of Electronics and Telecommunications, 68(3). https://doi.org/10.24425/ijet.2022.141281

Diterbitkan

16-03-2025

Cara Mengutip

Widianto, W., Eriyani, B. D., & H., M. C. (2025). Sequencer UVM dalam Mendeteksi Kerusakan Hubung Singkat didalam Rangkaian Terpadu Multivibrator . Jurnal Penelitian Inovatif, 5(1), 669–684. https://doi.org/10.54082/jupin.994